404 — Error
404
Sorry! That page cannot be found…
The URL was either incorrect, you took a wrong guess or there is a technical problem. - No brand config for domain(6a19dc5f034c8)


华为“韬定律”的价值在哪?掀了谁的桌子?专家解析

404 — Error

404
Sorry! That page cannot be found…
The URL was either incorrect, you took a wrong guess or there is a technical problem. - No brand config for domain(6a19dc5f42e80)

404 — Error

404
Sorry! That page cannot be found…
The URL was either incorrect, you took a wrong guess or there is a technical problem. - No brand config for domain(6a19dc5f511be)

404 — Error
404
Sorry! That page cannot be found…
The URL was either incorrect, you took a wrong guess or there is a technical problem. - No brand config for domain(6a19dc5f65ebf)

404 — Error

404
Sorry! That page cannot be found…
The URL was either incorrect, you took a wrong guess or there is a technical problem. - No brand config for domain(6a19dc5f7cd05)

5月25日,在上海举行的国际电路与系统研讨会(ISCAS 2026)这一汇聚全球顶尖半导体学者的学术盛会上,华为公司董事、半导体业务部总裁何庭波发表题为《半导体新路径探索与实践》的主旨演讲,正式发布“韬(τ)定律”。

这是中国第一次在全球半导体领域提出指导产业发展的新原则,是一整套关于芯片性能到底该怎么持续提升的全新理论框架。

但在讨论“韬定律”到底说了什么之前,有一个问题必须回答:好好的,为什么需要一个“新”定律?

这又要回到一个所有人都知道、但很少有人真正理解的困境:摩尔定律,真的不行了吗?

“韬定律”转变了什么思路?

其实,问题不在于摩尔定律本身“死了”,而在于它赖以运行的逻辑“几何缩微”到了物理极限。

过去半个多世纪,芯片产业的规则很简单:把晶体管尺寸越做越小,同等面积上堆更多器件,性能就能自动提升、功耗就能自动下降、成本就能自动摊薄。这套逻辑在几十纳米节点上都还跑得通,但从几十纳米走到几纳米,每一步的物理难度和工程成本都在指数级膨胀。

具体来说,当制程逼近2纳米、1纳米,一个原子就是一个“台阶”。量子隧穿效应开始捣乱,电子会在不该跑的地方“穿墙漏电”。电流越来越难控制,功耗散热成了烫手山芋。建厂成本则越来越高,一座3nm晶圆厂动辄200亿美元起步,全球玩得起的玩家从几十家缩到了三四家。

一边是微缩的边际收益急剧递减,一边是AI、大模型、自动驾驶对算力呈指数级攀升的胃口。这个剪刀差,就是华为“韬定律”试图回答的根本问题。

何庭波的答案是:别再死盯着“尺寸”,开始盯着“时间”。

这就是“韬定律”最核心的转变:以“时间缩微”替代“几何缩微”。

“韬定律”的四个层级优化

“时间缩微”听起来有点抽象,但拆开来看并不复杂。在半导体的世界里,芯片的性能和晶体管密度,最终是由一个叫“时间常数τ”(希腊字母τ,中文发音“韬”)的东西决定的。它代表信号在芯片里从一个地方跑到另一个地方所需要的时间。信号跑得越快、路径越短、延迟越低,单位时间内能处理的数据就越多,芯片的晶体管密度和性能自然也越高。

过去,业界提升性能的思路是“把晶体管做得更小”,这样走线就能更密、信号不用跑太远。华为的思路则是:在不显著缩小晶体管尺寸的前提下,通过系统性地压缩信号传播时延,来实现同样的效果。

这个思路听起来有点像在上下班高峰期,不去扩建道路(扩宽尺寸),而是想办法优化红绿灯、设置潮汐车道、加修高架和地下通道,把交通流理顺了,车速自然就提上来了。

华为实现这个思路的核心技术,叫“逻辑折叠”。

传统芯片的电路布局是二维平面上的,信号在平面上左冲右突,很多时间花在了走线上。逻辑折叠的本质,是把电路布局从“一层楼”扩展成“多层楼”,把原本需要长距离横向走线的关键路径“折”起来,纵向叠放,从而大幅缩短信号传播的物理距离。

而逻辑折叠只是华为多层级协同体系中的一个关键抓手。从华为此前公布的技术路线图来看,“韬定律”构建了一个贯穿器件、电路、芯片到系统的四层级优化体系。

在最底层的器件层面,华为从优化晶体管的电阻、寄生电容入手,从物理底层最大限度压缩时间常数τ,打好地基。

在电路层面,逻辑折叠技术突破传统平面布局的物理边界,把电路从单层“折”成双层乃至多层。

在芯片层面,华为引入“软件、架构、芯片”的全栈协同设计,基于实际工作负载去调配指令流和数据流,让芯片只算必须算的东西,减少无效开销,把端到端的执行时间压到最低。

在最顶层的系统层面,华为还定义了“灵衢总线”,重构计算系统互联协议,实现“超节点统一内存编址和原生内存语义”,让数据在不同计算单元之间来回交换时几乎不再有“堵车”的感觉。

这四个层级不是一个一个去优化的线性组合,而是像齿轮一样咬合在一起。如果打个比方,传统的芯片优化路径,就像在一条越来越窄的窄路上拼命堆砌跑车。而“韬定律”把整个路线图拉到了更宽的维度上:器件、电路、芯片、系统协同演进,信号跑得更快、算得更聪明。

被逼出来的韬定律,掀了谁的桌子?

韬定律之所以令行业震动,关键在于它首次打破了“唯制程论”的桎梏。这并不是说先进制程不再重要,而是芯片性能提升的路径不再只有一条。

这条路,其实是被逼出来的。近些年,华为等中国企业一再遭受国外打压、封锁,无法获得最先进EUV和领先代工厂服务。“脖子”越卡越紧,只能放手一搏。据披露,过去六年,华为基于韬定律的技术思路,已设计并量产了381款芯片, 覆盖通信、计算、终端等多个领域。事实证明,不依赖最先进节点,通过系统级的时间优化,同样可以实现芯片代际性能提升。

韬定律不仅为“中国芯”提供了破局之道,也戳中了全球半导体行业的发展痛点。近年来,摩尔定律越来越走到临界点,当零件已经小到接近物理极限时,再继续缩小,不仅技术难度暴涨,成本也会急剧上升。再加上AI大爆发,算力需求正呈指数级攀升。当芯片“缩无可缩”,芯片性能又该靠什么继续提升?

值得一提的是,围绕“几何缩微”之外的替代路径,行业在多个方向上已有探索。比如,英伟达在系统集成上加大投入,AMD追求小芯片和先进封装技术,苹果的M系列芯片的成功,很大程度上也归功于硬件与软件的垂直集成……不难看出,工程上大家都有自己的解题思路,其中不少方案涉及垂直集成、三维堆叠等,与韬定律颇为一致。

一直以来,中国在半导体领域都是跟随者。此番中国企业通过大量实践率先提出新定律,无疑让我们在新一局竞争中掌握了主动权、定义权。恰如业内人士所感慨的,“中国,开始制定芯片游戏规则了。”

化致命打压为动力,于封锁中另辟蹊径,没有退路就是胜利之路——这样的故事,我们并不陌生。硬件性能暂时无法做到最优,那就卷架构、卷工程,最终“柳暗花明又一村”,这指向的其实是中国科技发展的一个令人振奋的趋向:不再一味沿着传统路径追赶,而是以底层创新定义新玩法、开拓新赛道,换一种赢法。

当然,对于这一新定律,舆论场上也有不同声音。毕竟,定律不是被宣布出来的,而是被验证出来的。华为工程师也坦言,韬定律还面临很多挑战。比如,3D堆叠意味着单位体积内的晶体管数量暴增,散热难度很大。3D堆叠对先进封装工艺要求很高,量产良率能否支撑大规模消费电子的成本要求?当然,更关键的还是生态壁垒。当下全球产业链围绕摩尔定律构建了一整套标准、设备以及预期,韬定律要真正成为定律,显然需要让整个产业愿意跟着这条路线重构协作方式。

罗马不是一天建成的,新的突围确实刚刚开始。但有一点毫无疑问:那些单纯依赖制程领先吃溢价的商业模式,一定会遭受猛烈冲击。未来全球半导体的竞争格局,将从“一个维度定胜负”变成封装、存储、互联、架构多维度的系统集成能力之争。这一方面,拥有全球最完善的电子信息产业链、最庞大的工程师团队、最充足的成熟制程产能、最顶尖的系统集成能力的中国,显然占据独特优势。团结协作、开放共赢,我们一定能走出一条自主可控、差异化的“芯”路。

发布于:北京市